Запоминающее устройство, содержащее блок памяти из n + 1 кристаллов памяти, вхо-
ды которых соответственно объединены и являются первыми управляющими входами
устройства, входы устройства соединены с информационными входами n кристаллов па-
мяти, адресные входы устройства соединены со входом дешифратора адреса, первые вы-
ходы старших разрядов которого соединены с первыми входами программируемых бло-
ков адреса кристалла памяти с первого по (n + 1)-ый, вторые входы которых соответст-
венно объединены и являются вторыми управляющими входами устройства, выходы
программируемых блоков адреса кристалла памяти соединены соответственно с первыми
адресными входами кристаллов памяти, вторые адресные входы которых соединены со
вторыми выходами младших разрядов дешифратора адреса, выходы кристаллов памяти с первого по n-ый соединены со входами первых блоков вычисления горизонтального и
вертикального паритетов и с первыми входами блока коррекции ошибок, выходы первых
блоков вычисления горизонтального и вертикального паритетов соединены соответствен-
но с первыми входами первых и вторых сумматоров, вторые входы которых соединены
соответственно с первой и второй группами выходов (n + 1)-го кристалла памяти, первая и
вторая группы информационных входов которого соединены соответственно с выходами
вторых блоков вычисления горизонтального и вертикального паритетов, входы которых
соединены со вторыми входами устройства, выходом соединенного с выходами блока
коррекции ошибок, отличающееся тем, что содержит первые и вторые блоки вычисления
Z-паритета, третьи сумматоры и мажоритарный блок, выходами соединенный со вторыми
входами блока коррекции ошибок, а входами - с выходами первых, вторых и третьих сум-
маторов, причем первые входы третьих сумматоров соединены с третьей группой выходов
(n + 1)-го кристалла памяти, а вторые входы третьих сумматоров подключены к выходам
первого блока вычисления Z-паритета, входами соединенного с выходами кристаллов па-
мяти с первого по n-ый, входы второго блока вычисления Z-паритета связаны со вторыми
информационными входами устройства, выходы второго блока вычисления Z-паритета
соединены с третьей группой информационных входов (n + 1) кристалла памяти
